近日，第四届国际先进光刻技术研讨会，简称IWAPS 2020会议在成都成功举办。来自世界各地共500余名技术专家和学者参加了本届大会，就先进节点的计算光刻技术、SMO、DTCO、EUV、工艺、量测、Deep Learning、光刻设备、材料等主题分享了各自的研究成果，探讨了图形化解决方案，研讨了即将面临的技术挑战，分享者包括来自ASML、Nikon、Canon这三大光刻机主要提供商的技术和领导层。

当摩尔定律发展到工艺节点5nm的时候，继续简单粗暴地缩小特征尺寸变得越来越困难。那么接下来集成电路何去何从呢？我们的技术专家和学者们给出了三种方案方向：“More Moore”、“More than Moore”、“Beyond CMOS”，即深度摩尔、超越摩尔与新器件。

厦门大学嘉庚创新实验室科技总监Mark Neisser告诉我们的记者，“目前像手机、车载、物联网等非常多的应用场景下，我们除了要追求深度摩尔定律下的特征尺寸极致化外，目前更大的趋势是追求功能的多样化，比如通过封装技术实现手机多种传感器的集成，从而增加人脸识别功能等等。”

卡主脖子的何止光刻机？

“光刻技术作为集成电路制造中最复杂、最关键的工艺，面临内部“短板”和外部封锁等困难，您如何看待该现象？”

当我们的记者提问中国光学学会秘书长，浙江大学教授刘旭时，他表示，“光刻机被老百姓广泛关注，既是好事也不是好事。因为没有光刻机，我们做不出图案来，确确实实是集成电路中很重要的一个环节，但实际上它并不是制约我们集成电路发展的唯一因素。就好比前一阶段日本与韩国的经济纠纷，其焦点就是材料——光刻胶及集成芯片化学试剂。而目前有非常多的芯片其实是用不到7nm这样的顶级工艺，比如物联网、笔记本、计算机、服务器等领域的芯片，因此我们不能把目光过度集中在7nm光刻机这一件事情上。”

“具体到光刻机的问题，我们国家02专项里面已经进行了部署，自主研制的DUV光刻设备也已在生产。按照芯片制造工艺的等级划分，50nm以下光刻机的研发基本实现了。而今天我们这个会议更重要的目的并不是要做出更高等级的光刻机，而是讨论如何在193nm 的DUV光刻机的条件下，将40nm+变成14nm的工艺技术，也就是所谓的超越摩尔定律的工艺制备技术。今天，我们将这个会议定义为Patterning Solutions，也就是利用曝光图形设计与曝光工艺技术来超越当前光刻机的分辨率极限，也是出于这方面的考虑。” 刘旭补充道。

如何用DUV做出从50nm到14nm的突破

光刻机：光源、镜头与控制系统

目前，市面上比较成熟的光刻机根据光源不同，可分为紫外光源（UV）、深紫外光源（DUV）和极紫外光源（EUV）。中国在用的最先进的光刻机就是采用ArF光源的DUV光刻机，我们知道最初的ArF光刻机采用的是干式光刻法，光源波长为193nm，匹配130-65nm级芯片工艺节点。随着摩尔定律的发展，又发展至浸没式ArF光刻，这里的浸没式指的是镜头和硅片之间的空间浸没在液体中，目前主流使用的是纯净水作浸没液，其折射率为1.44，因此等效波长便从193nm降到了134nm（193nm/1.14=134nm），分辨率也因此提高了，工艺节点向45-22nm迈进。同样是在摩尔定律的推动下，我们的芯片制程需求开始往14nm、10nm、7nm，甚至5nm发展，ArF光刻机已不能满足其要求，EUV光刻机，也就是我们常说的第五代光刻机应运而生。

如果我们将光刻机粗略分为光源、镜头和精密控制系统，而今天我们又是通过光源来区分光刻机种类的，那么这里不妨从光源开始谈起。

我们知道光源是光刻机非常重要的组成部分，目前全世界能够提供准分子激光光源的只有两家公司，分别为美国Cymer公司和日本Gigaphoton公司，前者已经被ASML全资收购。为何光刻机光源门槛会这么高？

来自日本Gigaphoton公司副总经理Toshihiro Oga表示，“首先，光刻机成像质量对光源的性能要求非常高，比如高对比度和纯度，并且高频、高功率的光源（目前Arf浸没式光刻机常用的是6kHz，120W光源）不是通用的，专业性非常强；其次是光源厂需要的投资非常大，市场却很窄，一般一年光刻机需要的光源也就在200个单元左右（80个用来做Arf浸没式光刻机，20个用来做Arf干式光刻机，其他的用来做Krf光刻机），而且在面对客户时既要为合作的Foundry厂考虑成本问题，又要保证良好的可靠性，确实是一个难题。其实在20年前，德国和美国有很多这样的激光光源公司，而今天在竞争之下只剩下了两家。而目前Gigaphoton除了在给ASML、佳能、尼康这三家光刻机公司提供光源外，也为上海微电子在供货。” 

聊完光源，我们再来聊一下镜头和精密控制系统。

关于镜头，要想把镜片材质做到均匀，需几十年甚至上百年技术积淀。可以这么说，同样一个镜片，不同工人去磨，光洁度可能相差十倍。ASML的镜片有蔡司技术打底，中国的镜片产业发展亟需沉淀。

关于精密控制系统，随着半导体工艺的不断革新，误差控制已成为最关键和最具挑战性的部分。

来自HLMC华力微电子的Dongyu Xu表示，“高阶修正是一种作为抑制产品套刻精度的常见解决方案。而高阶修正往往需要在曝光区域使用更多的测量和更多的目标。此外，测量位置也会影响生成的套刻精度。由于技术的限制，基于图像的套刻精度(IBO)只能测量放置在器件周围划线处的光栅目标。目标在某些区域可能分布不均匀，部分区域甚至都无法放置。因此他们提出了一种利用CDSEM量测来补充IBO目标缺失位置的新方法。据测试，该方法可显著恢复IBO目标缺陷处的误校正，从而改善产品套刻精度。”

光刻工艺：光刻胶、BARC、清洗材料、掩膜、掩膜保护薄膜（pellicle）等

除了光刻机外，光刻技术在量产过程中还有很多问题需要解决，比如光刻胶、掩膜、掩膜保护薄膜（pellicle）。如果这些问题解决得好，就有可能实现DUV光刻机下从40nm、50nm到14nm的突破，那我们依次来谈一谈。

提到光刻胶，大家的第一反应可能是日本和韩国的半导体贸易摩擦，日本一卡，韩国就只能退步，可见光刻胶等光刻材料的重要性。厦门大学嘉庚创新实验室科技总监Mark Neisser表示，“当我们为了提高光刻机的产能，就不得不提高光刻胶被曝光的速度，但是一旦光刻胶曝光时间缩短，曝光反应的量就可能会较少，这时候就会引入随机效应，也就是噪音，那如何降低随机效应呢？这个时候我们就要提高光刻胶的精度，这对于材料的研究也是一个挑战。”

关于光掩膜，大家知道光掩膜其实是芯片制造中的一个模板，我们也称之为光罩，它是一种模具，就像我们小时候印照片的胶卷底片，但为了制造方便，光掩膜会变大4倍左右，然后再微缩到硅片上，实现芯片的小型化。

蔡司半导体光掩模解决方案销售及商务服务总监徐慕邓表示，“光掩模通常是用石英玻璃制造的，石英基板上有金属涂层，通过电子束曝光等工序，即可做成用来制造集成电路的掩模版。如果掩模版上面存在缺陷或者表面附有脏污的话，就会影响光刻时的成像，进而影响芯片良率，甚至废片。因此有时会给掩模板加一层保护薄膜（pellicle），防止灰尘等污染物掉到金属图形上去。”

蔡司在光掩模制造过程中的强项，在于其电子束修复机、光学影像模拟测量仪，这都是比较有竞争力的产品。“在光掩模的制造过程中，或多或少会有一些工艺缺陷，电子束修复机就是用于修复这些缺陷，以提高良品率。，电子束修复机的难点在于精度要求非常高。而光学影像模拟测量仪就好比光罩出厂前的最后认证，是用来模拟光刻机在wafer上曝光成像的，就使得光罩厂可以在不通过wafer print的情况下就能知道这片光罩的成像效果，这一点非常方便且重要。” 徐慕邓补充道。

无独有偶，来自ICRD的时雪龙在IWAPS 2020会上作了题为《快速准确的基于机器学习的反演光刻：使用基于物理的特征图和经过特殊设计的DCNN》的报告。时雪龙表示，“由于巨大的计算资源需求和较长的计算时间，反演光刻技术（Inverse lithography technology, ILT）的全芯片实现仍然是一项艰巨的任务。为了实现全芯片级别的反演光刻技术，他们提出了一种方法，能够将前几个基于物理学的特征图与经过特殊设计的深度卷积神经网络(DCNN)结构相结合。其测试结果表明，这种方法可以使基于机器学习的反演光刻变得更加容易、快速和准确。”

光刻工艺相关设备：涂胶显影设备、清洗设备等

集成电路光刻工艺环节非常多，包括涂胶、光刻、显影、刻蚀、去胶、清洗、烘干等，因此也需要相应的光刻工艺设备来做支持，包括上面提到的光刻机，也包括涂胶显影设备、去胶设备和相关检测设备。其中涂胶显影设备是光刻工序中与光刻机配套使用的，具体又可分为涂胶、烘烤及显影设备。

来自芯源微的前道事业部总经理谢永刚告诉我们的记者，“目前半导体设备国产化是大势所趋，而目前芯源的适用于28nm工艺制程的抗反射层涂胶设备已经在国内某国际大厂中验证成功，投入量产。芯源微自主研发的和光刻机Scanner联机的高产能I线（365nm）涂胶显影设备Track，也正在某大厂进行验证中。深紫外线DUV Track预计2021年初运抵某客户现场开始验证。此外，单片清洗机（Wafer scrubber）作为芯源微新业务方向，目前增长趋势也很迅猛，以获得了国内几个大厂的批量订单。为了满足高端涂胶显影设备和清洗机需求的增长，芯源已着手新厂房的建设，新厂址厂房投入使用后可新增产值10亿元人民币以上。

应用趋势：3D集成电路

三维集成作为集成电路的主要技术方向之一，越来越受到重视，会上非常多的专家、学者对其进行了研究和分享。

来自Stanford的H.-S. Philip Wong给我们介绍了如何实现拥有多个逻辑层和存储层的单片3D集成芯片，并阐述了还需要开发哪些新材料和器件技术，推测了如何将它们集成到未来的电子系统中，以及未来的3D集成电路需要怎样的技术支持。

来自YMTC长江存储的Dean Wu吴振国向我们指出，随着3D-NAND闪存芯片存储密度的不断增加，堆叠的层数和总高度也在不断增加，将会导致由于局部图形设计不同而产生的应力不匹配的问题变得更严重，同时还会带来更高深宽比刻蚀制程。其中局部应力不匹配将导致传统的切割道位置套刻误差(OVL)Mark不能再代表芯片内部的OVL，更高的深宽比蚀刻制程也将导致更严重的倾斜。

3D-NAND最具挑战性的制程就是高深宽比Memory hole的刻蚀，在叠加高度增加的过程中Memory hole的刻蚀工艺可能会达到一些很难突破的瓶颈，因此在3D-DAND制程中引入了两次Memory hole刻蚀的工艺，对于两次Memory hole刻蚀的工艺，下层和上层连接处的OVL是最关键的也是最大的挑战。

但不幸的是，应力和上层Memory hole的倾斜都会影响OVL测量。如何准确地测量连接位置的OVL是两次Memory hole刻蚀工艺的最关键的基本要求之一。会上他分享了一种光学测量方法，可以直接测量device pattern在连接位置处的OVL，其精度与SEM OVL相当，而且具有更快的量测速度。

写在最后

不论是光刻机还是其他卡脖子技术的跟进与另辟蹊径中的突破，归根结底还是人才的竞争。中国光学学会秘书长，浙江大学教授刘旭在谈到制约我国工业半导体材料、芯片、器件可持续发展的人才问题时提到，“一方面我们的大学需要全产业链的学科培养，这种新模式是符合现下所需的、解决卡脖子问题的紧缺人才快速培养法；但另一方面我们更要让大学的专业拓宽，让一级学科深入材料、物理等基础科学，为下一个科技周期培养储备人才。”

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