1纳米芯片代表什么?这可不是一个简单数字，其背后可能代表着硅基半导体的终结。
不过，尽管芯片缩微化技术挑战越来越大，但先进芯片工艺的探索却从未停止，即使1纳米这样已接近物理极限的芯片工艺，也被产业界、学术界不时曝出一些新进展。近日，财联社、台湾经济日报就曝出，台积电计划在桃园龙潭建设1纳米芯片工厂。
据悉，三星曾宣布2027年量产1.4nm工艺，台积电也预计也是在2027年左右。不过，此次台积电再次挑战1纳米，可以说是摩尔定律物理极限的工艺节点。如果台积电决定新建1纳米芯片工厂，那么也代表其已经开始为1nm做规划，且可能有相关技术突破。
ASML称能保障1nm工艺实现
大家都知道，高端芯片的生产离不开先进的光刻机。而1nm芯片要实现真正量产不仅还需要很长时间，而且还将依赖关键设备，即下一代EUV光刻机。
据悉，下一代EUV光刻机必须要升级下一代的高NA(数值孔径)标准，从现在的0.33 NA提升到0.55 NA，更高的NA意味着更分辨率更高，是3nm之后的工艺必备的条件。
不过，对于下一代EUV光刻机的供应，全球光刻机巨头ASML持乐观态度。按照ASML的计划，下一代EUV光刻机的试验型号最快2023年就开始出货，2025年后达到正式量产能力，不过价格也不菲，售价将达到4亿美元以上。
今年5月，ASML也曾发表文章称，现有技术可以实现 1nm 工艺，摩尔定律可继续生效十年甚至更长时间。
根据摩尔定律，每隔 18-24个月，封装在微芯片上的晶体管数量便会增加一倍，芯片的性能也会随之翻一番。不过，增加芯片面积、缩小元件尺寸以及优化器件电路设计是实现晶体管数量翻倍的三个重要因素。
对此，ASML表示，在过去的15年里，很多创新方法使摩尔定律依然生效且状况良好。从整个行业的发展路线来看，它们将在未来十年甚至更长时间内让摩尔定律继续保持这种势头。
同时，ASML也指出，在元件方面，目前的技术创新足够将芯片的制程推进至至少1纳米节点，其中包括gate-all-around FETs，nanosheet FETs，forksheet FETs，以及 complementary FETs等诸多前瞻技术。此外，光刻系统分辨率的改进(预计每 6 年左右缩小 2 倍)和边缘放置误差(EPE)对精度的衡量也将进一步推动芯片尺寸缩小的实现。
ASML还表示，其EPE路线图是全方位光刻技术的关键，将通过不断改建光刻系统和发展应用产品(包括量测和检测系统)来实现。
从ASML的表态来看，芯片缩微化仍然有技术发展空间，至少在光刻机设备上将有很好保障，加上通过不断挖掘新工艺、新技术，探索新方向，1纳米芯片工艺未必不可能。
挑战1纳米半导体材料——半金属铋
当然，除了关键设备光刻机之外，要想实现1纳米芯片还远远不够，还需从材料上寻求更大的突破。
这里也特别提一下2021年一项学术界的研究成果：半金属铋(Bi)。针对硅材料达到物理极限的科学界难题，麻省理工学院(MIT)的孔静教授领导的一支国际联合攻关团队成功攻克了半导体领域的二维材料的连接难题，研发出半导体新材料——半金属铋(Bi)。这项成果直接将使晶圆的先进制程从纳米级微观进入到原子级。
一直以来，尽管科学界对二维材料寄予厚望，却苦于无法解决二维材料高电阻、低电流等问题，但使用原子级薄材料铋(Bi)代替硅，有效地将这些2D材料连接到其他芯片元件，开启了一个新的研究方向。
据悉，这项研究是MIT、台大、台积电共同合力的成果。自2019年，这三个机构便展开了长达1年半的跨国合作。这个重大突破先由孔静教授领导的MIT团队发现在二维材料上搭配半金属铋(Bi)的电极，能大幅降低电阻并提高传输电流。台积电技术研究部门则将铋(Bi)沉积制程进行优化。最后，台大团队运用氦离子束微影系统将元件通道成功缩小至纳米尺寸，终于获得突破性的研究成果。
由此可见，未来，原子级薄材料将是硅基晶体管的一种有前途的替代品。
目前，1nm工艺节点仍处于探索阶段，而全球的产学研各界都在进行着相关工艺和材料的研究。比如，IBM和三星就曾公布一种在芯片上垂直堆叠晶体管的新设计，被称为垂直传输场效应晶体管，也是可能突破1nm制程工艺瓶颈的技术路线。
因此，尽管半金属铋(Bi)是其中一个技术选项，但也不能保证台积电未来量产时确定使用半金属铋，不过这也证明台积电也很早就在1纳米芯片工艺上进行了技术布局，而半金属铋(Bi)对芯片工艺缩微化具有十分重要的意义。
1纳米以下该怎么办?
如果芯片工艺进入1纳米以下，量子隧穿效应大增，将形成“电子失控”，使芯片失效。这种情况下，我们该如何实现?
比利时微电子研究中心(IMEC)就曾表示，搭配全新技术，“摩尔定律要前进多少个世代都不是问题。”该机构还表示，1nm制程2027年就可实现商业化，之后的0.7nm预计将在2029年后实现量产。这一预测似乎还比台积电、三星的预测更为乐观。
据悉，IMEC已经与ASML在下一代EUV设备研发工作展开深度合作，日本半导体设备厂商东京电子也参与其中。此外，IMEC还开发了一种新方法，可以在采用1nm制程工艺技术构建的芯片中使用金属互连来减轻焦耳热效应。
对于1纳米以下工艺，在2019年的Hotchips会议上，台积电研发负责人、技术研究副总经理黄汉森(Philip Wong)曾在演讲中就谈到过半导体工艺极限的问题，且认为到了2050年，晶体管来到氢原子尺度，即0.1nm。关于未来的技术路线，黄汉森认为像碳纳米管(1.2nm尺度)、二维层状材料等可以将晶体管变得更快、更迷你;同时，相变内存(PRAM)、旋转力矩转移随机存取内存(STT-RAM)等会直接和处理器封装在一起，缩小体积，加快数据传递速度;此外还有3D堆叠封装技术。
这里还特别提一下湖南大学团队在2021年取得的一个创新研究成果。该团队实现了超短沟道的垂直场效应晶体管(VFET)，沟道长度可以缩短到0.65nm，意味着芯片工艺，可以进入到1nm级别，其研究的论文还登上了《Nature Electronics》。
当然，无论是1纳米，还是1纳米以下芯片工艺，都还停留在技术验证阶段，甚至还处在实验室阶段，离真正商业化量产还有很长的距离，但毫无疑问这些前瞻性的研究都在为1纳米及以下工艺带来了更多的希望和可能。也许，很多人对1纳米及以下芯片持怀疑态度，甚至称“战略性吹牛”，但毫无疑问，从技术性原理到实际量产生产还有足够的时间去验证和实践。
作者：张河勋EET电子工程专辑
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